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    公开号:WO1988007658A1
    申请号:PCT/DE1988/000210
    申请日:1988-03-31
    公开日:1988-10-06
    发明作者:Klaus Horn
    申请人:Siemens Aktiengesellschaft；
    IPC主号:G01D3-00
    专利说明:
    [0001] Verfahren und Anordnung zur Auswertung einer analogen elektrischen Meßgröße
    [0002] Die Erfindung bezieht sich auf ein Verfahren und eine Anordnung zur Auswertung einer analogen Meßgröße nach dem Zeitteilerprinzip gemäß den Merkmalen des Oberbegriffs des Anspruchs 1 und des Anspruchs 5.
    [0003] Bei meßwertverarbeitenden Systemen, die das Zeitteilerprinzip benutzen, werden Auswertverfahren angewandt, bei denen in einem festgelegten Integrationszeitraum den Meßgrößen äquivalente Werte, beispielsweise durch Auszählung von Taktimpulsen konstanter Frequenz, ermittelt werden; es wird somit eine entsprechende Anaiog-Digital-Umsetzung durchgeführt. Das Zeitteilerprinzip enthält zwei Integrationsteile, von denen der erste Teil eine Kompensierung der Meßgröße mit einer Verstimmungsgröße entgegengesetzter Polarität darstellt (Aufintegration) und der zweite Integrationsteil eine Abintegration der Meßgröße enthält. Damit am Ende der beiden Integrationsteile, also am Ende der Zeitteilerperiode, das Integrationssignal zu Null geworden ist, muß die Zeit des ersten Integrationsteils im Verhältnis zur gesamten Zeitteilerperiode entsprechend eingestellt werden. Somit kann aus diesem Zeitteilertaktverhältnis direkt das Meßergebnis entnommen werden.
    [0004] Bei einem bekannten, nach dem Zeitteilerprinzip arbeitenden Verfahren dieser Art (DE-PS 33 30 841) konnten bei vergleichsweise geringem Bauteileaufwand hohe Auflösungen und Umsetzgenauigkeiten erzielt werden. Die verwendete Integrationsschaltung zur Anaiog-Digital-Umsetzung weist jedoch einige Nachteile auf; denn bei ihr wird das Zeitteilerverhältnis, d. h. die richtige Einstellung der Zeit des ersten Integrationsteils im Verhältnis zur gesamten Zeitteilerperiode, durch eine sich über eine Vielzahl von Zeitteilerperioden erstreckende Auswertung des verstärkten Regelabweichungssignales sowie über dessen phasenselektive Gleichrichtung und nachfolgende Glättung durch ein analoges, in einen Nachlaufregelkreis der Zeitteilereinstellung einbezogenes Tiefpaßfilter gewonnen. Dadurch weist das bekannte Verfahren aber ein recht träges Ansprechverhalten gegenüber sprungförmigen Änderungen der Meßgröße auf. Hier sind je nach Auflösung Totzeiten und/oder Einstellzeiten te von ~ 100 ms < te < 1 s typisch, die bei einer Vielzahl von Anwendungen den praktischen Einsatz von Zeitteilerschaltungen bisher zumindest problematisch, wenn nicht gar unmöglich machten.
    [0005] Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Anordnung zu schaffen, die unter Beibehaltung des geringen Aufwandes und der hohen Genauigkeit und Langzeitstabilität des Zeitteilerprinzips eine erhebliche Verbesserung im Ansprechverhalten der digitalen Meßwerte nach sprunghaften Änderungen der Meßgröße sowie in deren Auswertung und Weiterverarbeitung ermöglicht.
    [0006] Zur Lösung dieser Aufgabe weist das Verfahren der eingangs genannten Art die Merkmale des Kennzeichens des Anspruchs 1 auf.
    [0007] Das erfindungsgemäße Verfahren wird vorteilhaft in der Weise ausgeführt, daß zunächst in einem ersten Schritt die Regelabweichung Δαi vom richtigen Zeitteilerverhältnis durch bestimmte Integration über das Meß- und Vergleichssignal - z. B. durch einen Miller-Integrator - jeweils exakt über eine volle Zeitteilerperiode T bestimmt wird. Ein dabei gewonnenes analoges Integrationssignal ΔUi dient als Maß für die Regelabweichung, das nach dem Ende der Zeitteilerperiode von einem schnellen Analog-Digital-Umsetzer - z. B. einem Sägezahnverschlüßler - in der Abweichungsverschlüsselungsperiode in ein digitales Regelabweichungssignal m1 umgesetzt wird. Gemäß Anspruch 3 wird das digitale Regelabweichungssignal zur Korrektur des Zeitteilertaktverhältnisses
    [0008]
    in der nachfolgenden zweiten Zeitteilerperiode herangezogen.
    [0009] Entsprechend einem weiteren vorteilhaften Untergedanken der Erfindung läßt sich der Gesamtschaltungsaufwand dann besonders klein halten, wenn der verwendete Integrator, z. B. der MillerIntegrator, nach Art eines Dual-Slope-Verfahrens gemäß Anspruch 4 doppelt genutzt wird, indem alternierend in einem ersten Schritt zunächst über die Zeitteilerperiode T1 die Summe aus Meßsignal (Eingangsspannung Um) und Vergleichssignal (Normalspannung UN) aufintegriert und anschließend das dabei gewonnene Abweichungssignal durch zählende Abwärtsintegration digitalisiert wird. Das an und für sich bekannte Dual-Slope-Verfahren für eine schnelle Anaiog-Digital-Umsetzung ist beispielsweise in Tietze/Schenk "Halbleiterschaltungstechnik" 5. Auflage, 1980, Springer-Verlag, Seiten 663, 664 beschrieben.
    [0010] Weiterhin kann diese Abwärtsintegration aus Geschwindigkeitsund Aufwandsgründen zweckmäßig kaskadiert erfolgen, wie im Unteranspruch 5 angegeben. Bekannt ist eine derartige Kaskadierung an sich aus Angersbach F. "Über die Genauigkeit elektrischer Grundnormale und Kompensationsmeßeinrichtungen", ATM (1964) T 930-3.
    [0011] Eine vorteilhafte Lösung der gestellten Aufgabe ist auch mit einer Anordnung zur Durchführung des Verfahrens der vorhergehend angegebenen Art gegeben, welche die Merkmale des Anspruchs 6 aufweist. Eine Anordnung mit einem integrierenden Nullverstärker, an dessen Eingängen über Schalter - im Zeitteilerverhältnis gesteuert - die Vergleichsgröße und/oder die Meßgröße anliegen, ist aus der bereits eingangs genannten DE-PS 33 30 841 bekannt. Gemäß der Erfindung wird durch die angegebene Ausbildung der Steuereinheit die Durchführung der Abweichungsverschlüsselungsperiode mit einer Auswertung des Regelabweichungssignals in vorteilhafter Weise möglich gemacht.
    [0012] Entsprechend einer weiteren Ausbildung der Erfindung nach Anspruch 7 wird zur Steuerung der Zeitteilerperioden Tν, seines Taktverhältnisses αν = nv / N sowie der Umschaltungen des Integrationsverstärkers zweckmäßig ein Mikrocomputer eingesetzt, dem auch die Aufgabe der Unterdrückung dynamischer Störkomponenten und von Rauschanteilen im Meßsignal durch digitale Filterung der in schneller Folge anfallenden Meßwerte r ν + mv = nv+1 gemäß Anspruch 8 übertragen werden kann. Da diese Digitalfilterung bei der erfindungsgemäßen Anordnung nicht mehr im Regelkreis der Zeitteileranordnung liegt, kann sie nach jedem zweckmäßigen Filteralgorithmus arbeiten, ohne Stabilitätsprobleme im Nachlaufregelkreis in Kauf nehmen zu müssen.
    [0013] Entsprechend einem weiteren Ausführungsbeispiel nach Anspruch 8 kann vorteilhaft auch bei hohen Genauigkeitsanforderungen die in der eingangs erwähnten DE-PS 33 30 841 beschriebene Polwechselung zur Unterdrückung sowohl von Störungen durch Thermo- und Kontaktspannungen im Meßkreis als auch von Nulldriften und Rauschkomponenten des integrierenden Nullverstärkers vorteilhaft genutzt werden, wenn der Mikroprozessor die angelieferten Digitalsignale entsprechend der alternierenden Polung mit synchron wechselnden Vorzeichen bewertet. Aus der Folge der dann mit abwechselnden Vorzeichen gewonnenen Meßwerte kann so vom Mikroprozessor Größe und Vorzeichen einer Gleichspannungsdrift erkannt und bei der Berechnung der Zeitteilereinstellwerte berücksichtigt werden. Vor allem kann nach Anspruch 11 bei hohen Genauigkeitsanforderungen eine analoge Kompensation der Nulldrift aufgeschaltet werden, so daß der Nullverstärker vor Übersteuerungen bewahrt und immer in seinem symmetrischen Arbeitspunkt betrieben wird. Eine besonders vorteilhafte Anwendung des erfindungsgemäßen Verfahrens und der erfindungsgemäßen Anordnung ergibt sich, wenn mit den Merkmalen des Anspruchs 12 die Erfindung bei hochgenauen elektromechanischen Waagen benutzt wird, die eine schnelle Anzeige des gemessenen Wertes auch bei schnellem Lastwechsel gewährleisten soll.
    [0014] Die Erfindung wird anhand der Figuren erläutert, wobei
    [0015] Figur 1 ein erstes Ausführungsbeispiel der Ausführung des Verfahrens zeigt, an dem die prinzipielle Wirkungsweise eines Meßverfahrens mit dem Zeitteilerprinzip erkennbar ist, Figur 2 die zum Verständnis des Ausführungsbeispiels notwendigen Signal- und Schalterdiagramme, Figur 3 ein erweitertes Ausführungsbeispiel mit einem Meßgrößenaufnehmer in Brückenschaltung,
    [0016] Figur 4 die zum Verständnis des erweiterten Ausführungsbeispiels notwendigen Signal- und Schalterdiagramme,
    [0017] Figur 5 ein drittes Ausführungsbeispiel mit einem Dual-Slope- Analog-Digital-Umsetzer und einer Kaskadierung des Abintegrationsvorgangs,
    [0018] Figur 6 eine Variante des Ausführungsbeispiels nach Figur 5 mit einer erdsymmetrischen Betriebsweise des Meßgrößenaufnehmers, Figur 7 ein viertes Ausführungsbeispiel mit einer Polumschaltung der Gleichstrom- bzw. Gleichspannungsversorgung des Meßgrößenaufnehmers und
    [0019] Figur 8 ein zum Verständnis des vierten Ausführungsbeispiels notwendiges Signal- und Schalterdiagramm darstellt.
    [0020] Bei der in der Figur 1 gezeigten Schaltung sind eine Eingangsspannung Um als analoge elektrische Meßgröße und eine Normalspannung UN als Vergleichs- oder Referenzgröße vorhanden, die über einen Schalter S2 und einen Widerstand R an einen ersten Eingang E1 eines ersten Operationsverstärkers V1 und über einen Umschalter S1 an einen zweiten Eingang E2 des Operationsverstärkers V1 geführt sind. Der zweite Eingang E2 befindet sich auf Massepotential. Der Operationsverstärker V1 stellt mit dem
    [0021] Widerstand R und einem Kondensator C einen Miller-Integrator zur bestimmten Integration einer Spannung UD dar, die aus der Eingangsspannung Um und/oder der Normalspannung UN gebildet ist. Am Ausgang des Operationsverstärkers V1 liegt eine Spannung ΔUi an, die im Falle der Einstellung eines richtigen Zeitteilerverhältnisses α am Ende der sich über eine volle Zeitteilerperiode T erstreckenden Integration von UD gleich Null ist, aber beim Vorliegen eines fehlerhaften Zeitteilerverhältnisses α einen Wert aufweist, der nach Vorzeichen und Betrag proportional zur Abweichung Δα des Zeitteilertaktverhältnisses α von seinem richtigen Wert
    [0022]
    ist.
    [0023] An einem Schaltungspunkt zwischen dem Schalter S2 und dem Widerstand R ist über einen Widerstand RA entweder eine positive Kompensationsspannung +UK über einen Schalter S3 oder eine negative Kompensationsspannung -Uκ über einen Schalter S4 anlegbar, die auf den ersten Eingang E1 des Operationsverstärkers V1 wirkt. Dabei kann der Widerstand RA entfallen (d. h. RA ≡ 0), wenn UK so dimensioniert wird, daß die Gleichung | UK| = UN erfüllt ist.
    [0024] Die Spannung ΔUi am Ausgang des Operationsverstärkers V1 ist auf einen Eingang eines als Komparator geschalteten zweiten Operationsverstärkers V2 geführt. Die Komparatorausgangsgröße V steht als binäre Größe am Eingang einer Steuer- und Zählschaltung SZ an und gibt Auskunft über das Vorzeichen von ΔUi. Diese Steuer- und Zählschaltung SZ weist als wesentlichen Bestandteil einen Mikroprozessor μP auf, der von einem Taktgenerator CL mit Taktimpulsen Ic versorgt ist. Weiterhin ist entsprechend einer in der DE-PS 33 30 841 näher beschriebenen Methode ein setzbarer Abwärtszähler Z vorhanden, der einerseits über einen Schalter S5 mit den Taktimpulsen des Taktgenerators CL versorgbar ist und weiterhin Setzinformationen n vom Mikroprozessor μP erhält. Wird der Zähler von den Taktimpulsen Tc des Taktgenerators CL auf den Inhalt Null herabgezählt, liefert er einen Steuerimpuls an den Mikroprozessor μP. Der Mikroprozessor μP liefert auch Steuerimpulse für die Schalter S1 ... S4 über hier nicht näher dargestellte Steuerleitungen. Die Anzeige eines der Meßgröße äquivalenten numerischen Wertes wird mittels einer Anzeigeeinheit MA vorgenommen. Der Mikroprozessor setzt dabei den Zähler Z zum Beginn einer bestimmten Integrationsperiode auf einen Wert n = α . N. Nach dem Einzählen von n Taktimpulsen mit der Taktperiodendauer Tc ist genau die Zeit T = n . Tc vergangen, wenn der Zähler einen ersten Null-Impuls abgibt. Dieser schaltet die Vergleichsgröße (Uv) ab und setzt gleichzeitig den Zähler auf den Wert n = N - n. Wenn der Zähler dann erneut auf Null herabgezählt ist, beendet der erneute Null-Impuls die bestimmte Integration über eine volle Zeitteilerperiode T = N . Tc, bei dem das Zeitteilertaktverhältnis
    [0025]
    geschaltet wurde.
    [0026] Die Schaltung aus der Figur 1 wird unter Zuhilfenahme der Diagramme der Figur 2 erläutert. Das oberste Diagramm gibt den Aussteuerungsfaktor über der Zeit t wieder, der bis
    zum Zeitpunkt t1 den Wert a0 und ab dem Zeitpunkt t1 den Wert a1 aufweist. Darunter ist der Verlauf der Spannung UD am Eingang des Operationsverstärkers V1 angegeben, aus der das Zeitteilertaktverhältnis
    α0 erkennbar ist. Als drittes Spannungsdiagramm ist der Verlauf der Spannung Ui dargestellt, aus dem die Integrationsvorgänge, hervorgerufen durch die Zeitteilertakte oder durch die Schaltvorgänge in den Abweichungsverschlüsselungsphasen AV, ersichtlich sind. Darunter sind noch die Schaltzustände der Schalter S1, S2, S3, S4, S5 sowie der Verlauf der Komparatorausgangsgröße V am Eingang der Steuer- und Zählschaltung SZ über der Zeit dargestellt. Die Schaltung gemäß Figur 1 arbeitet zunächst einmal nach dem Spannungskompensationsprinzip, indem die Eingangsspannung Um durch einen Teil α. UN der Normalspannung UN kompensiert wird, der als arithmetischer Mittelwert nach dem Zeitteilerprinzip durch Takten des Umschalters S1 im Verhältnis
    aus UN abgeleitet bzw. heruntergeteilt wird.
    [0027] Die Abgleichbedingung ŪD = Um - α . UN wird hier erfindungsgemäß intermittierend jeweils exakt über eine volle Zeitteilerperiode T als bestimmtes Integral
    [0028]
    mittels des Miller-Integrators (R, C, V1) auf Abweichungen ΔUDv überwacht. Diese stehen am Ende einer jeden Zeitteilerperiode Tv von tEv bis tEy+T als Regelabweichungsspannungssignal
    [0029]
    [0030] am Ausgang des Verstärkers V1 zur Verfügung.
    [0031] Gemäß dem dargestellten Ausführungsbeispiel wird ein solches Regelabweichurigssignal ΔUi anschließend in der Steuer- und Zähleinheit SZ in einen proportionalen Digitalwert mv umgesetzt und dieser unmittelbar zur Korrektur des Teilerverhältnisses
    [0032]
    aus d er zurückliegenden V. Zeitteilerperiode zum Teilerverhältnis
    in der nachfolgenden (V+1). Zeitteilerperiode genutzt.
    [0033] In der Schaltung nach Figur 1 geschieht dies in'sbesonders, indem der Integrator durch Ausschalten von S2 und in Abhängigkeit vom Vorzeichen von UiV (festgestellt durch den Komparator V2) durch sinngemäßes Einschalten von S3 bzw. S4 gegen Null integriert wird. Wie vom Sägezahnverschlüßler- oder auch vom Dual- Slope-Verfahren her bekannt, werden während dieser Integration über S5 die my in den Zähler Z eingezählten Taktimpulse Ic aus dem Täktgenerator CL als Integrationsergebnis genutzt.
    [0034] Der Zählwert mv wird von der mit dem Mikroprozessor μP realisierten Steuerschaltung SZ erkannt und zur Korrektur der Taktzeit
    [0035] tv+1 = tv + Δtv = (nv + mv) Tc (8)
    [0036] in der (v+1 ). Zeitteilerperiode T verwendet, wobei Tc die Periodendauer eines Taktimpulses Ic darstellt.
    [0037] Bei richtiger Dimensionierung von RA und UK gelingt es auf diese Weise, das Zeitteilerverhältnis αv jeweils schon in der folgenden Zeitteilerperiode v + 1 einem beliebig großen Rechtecksprung der Meßspannung nachzuführen.
    [0038] Dieses Verhalten wird ebenfalls anhand der Diagramme in Figur 2 näher erläutert.
    [0039] Zum Zeitpunkt tv = t0 ist die dargestellte Schaltung auf den stationären Abgleichwert
    eingeregelt; somit wird das bestimmte Integral der Spannung UD in der Zeit von t0 bis t0 + T exakt den Wert ΔUi0 ≡ 0 ergeben. Diese Integration findet statt, indem die Normalspannung UN durch Umschalten von S1 von t0 bis t0 + t0 und Um von t0 bis t0 + T über S2 an den ersten Eingang des Integrators (Operationsverstärker V1) gelegt wird.
    [0040] In einer nachfolgenden Abweichungsverschlüsselungsphase AV1, in der die Kompensationsspannung -Uv über S4 und den Widerstand RA zum Zeitpunkt t2 an den Integrator V1 gelegt wird, wird wegen ΔUi0 ≡ 0 erkannt, daß der Zählwert m1 = 0 und daher der erste Zeitteilertakt t1 = t0 beizubehalten ist.
    [0041] Zum Zeitpunkt t1 führt die Meßgröße und damit gekoppelt die Eingangsspannung Um einen Rechtecksprung von a0 auf a1 aus. Dat1 = t0 aber noch dem Aussteuerungsfaktor a0 vor dem Rechtecksprung entspricht, wird das Regelabweichungssignal ΔUi1 in der zum Zeitpunkt t2 folgenden Zeitteilerperiode T zum Zeitpunkt t4 einen entsprechend großen Wert aufweisen.
    [0042] In der nachfolgenden Abweichungsverschlüsselungsphase AV2 von t3 bis t4 wird wieder die Konφensationsspannung -UK über S4 und R4 an den Integrator gelegt und ΔUi1 in der Zeit th1 = m1 . Tc auf Null herabintegriert und gleichzeitig m1 Taktimpulse Ic in den Zähler Z eingezählt.
    [0043] Während der Zeit tc1 wird im Mikroprozessor μP m1 zu n1 addiert und so die Einschaltzeit des ersten Zeitteilertaktes
    [0044] t2 = m2 . Tc = (n1 + m1) Tc (10)
    [0045] vorbereitet, die zum Zeitpunkt t4 mit dem Beginn der nachfol genden Zeitteilerperiode T einsetzt. Diese endet zum Zeitpunkt t5 und erbringt exakt das Regelabweichungssignal ΔUi2 ≡ 0, sofern der Widerstand RA und die Kompensationsspannung UK richtig dimensioniert sind. Daher wird auch der Zählwert m2 ≡ 0, und es ist eine Korrektur von t3 gegenüber t2 nicht erforderlich.
    [0046] Sollte jedoch in einer Abweichungsverschlüsselungsphase AV ein Empfindlichkeitsfehler, z. B. durch fehlerhafte Dimensionierung von RA auftreten, so werden die für jeden Regelkreis üblichen Mechanismen wirksam. Zum Zeitpunkt t5 bleibt zwar noch eine kleine Restspannung ΔUi2rest ≠ 0 übrig, die jedoch in der folgenden Zeitteilerperiode vollständig abgebaut wird. Somit haben Empfindlichkeitsfehler bei den Regelkreiskomponenten zwar Rückwirkungen auf die Geschwindigkeit des Einstellverhaltens, nicht aber auf das stationäre Abgleichergebnis der gesamten Schaltung.
    [0047] Mit dem angegebenen Ausführungsbeispiel ist erreicht, daß die Genauigkeit der neuen Schaltung trotz ihrer hohen Einstellgeschwindigkeit ausschließlich vom Bezugsnormal (hier Normalspannung UN) und der Teilergenauigkeit (Zeitteilertaktverhältnis α) des Zeitteilers bestimmt wird und alle analogen Bauelemente somit unkritisch sind.
    [0048] Figur 3 zeigt ein zweites, gegenüber der Figur 1 erweitertes Ausführungsbeispiel mit einem Dehnungsmeßstreifen-Aufnehmer an einer Spannungsversorgung US, dessen Brückenschaltung A bei meßgrößenabhängigen Verstimmungen durch einen Verstimmungskompensationswiderstand RV, der durch S1 zeitgetaktet wird, kompensiert werden kann. Hier bildet naturgemäß der Widerstand Rv das Bezugsnormal (vgl. Normalspannung UN aus Figur 1) der Kompensationsschaltung. Die Aufschaltung der Kompensationsgröße (vgl. Kompensationsspannung +UK, -UK aus Figur 1) während der Abweichungsverschlüsselungsphase AV wird hier mittels eines Spannungsabfalls an Kompensationswiderständen RK und RN, die parallel zur Spannungsversorgung US liegen, durchgeführt. Wie die Diagramme in Figur 4 zeigen, arbeitet die Anordnung ansonsten völlig gleichartig wie die Grundschaltung in Figur 1, lediglich die Aufschaltung der Kompensationsgröße führt zu etwas geänderten Abintegrationsverläufen während der Abweichungsverschlüsselungsphasen AV.
    [0049] Aus dem dritten Ausführungsbeispiel in der Figur 5 ist eine Weiterentwicklung zu entnehmen, die eine Kaskadierung des Abintegrationsvorganges ermöglicht. Sie wird durch die Verwendüng unterschiedlich großer Abintegrationswiderstände R2 und R3 erreicht und gestattet, Regelabweichungsspannungen ΔUiv zunächst mit großer Steilheit abzuintegrieren, bis der über Widerstände R4, R5 vorgespannte Komparator V2 meldet, daß die Korrekturwerte für die oberen Digitalstufen grob erreicht sind. Die verbleibende Restspannung ΔUivrest kann dann über den sehr viel hochohmigeren Abintegrationswiderstand R3 (R3 >> R2) mit kleinerer Integrationssteilheit fein auf Null gebracht werden. Die dazu benötigte Zeit t2v dient zur Gewinnung der Werte für die unteren, feinen Digitalstufen.
    [0050] Die beschriebene Kaskadierung hat den Vorteil, daß trotz sehr hoher Auflösung für die Gewinnung der digitalen Korrekturwerte nur eine sehr kurze (typisch < 100 μs) Abintegrationszeit benötigt wird.
    [0051] Figur 6 zeigt eine Weiterbildung des Ausführungsbeispiels nach Figur 5, bei der die Aufnehmerbrückenschaltung A erdsymmetrisch betrieben wird, so daß der Integrator (Operationsverstärker V1) zusätzlich eine sehr hohe Gleichtaktunterdrückung bietet. Die Widerstände R1, R2, R3 und Schalter S1, S3, S4 gemäß dem Ausführungsbeispiel nach Figur 5 sind hier somit für jeden Eingang des Operationsverstärkers V1 vorhanden (R11, R21, R31; R12, R22, R32, S21, S31, S41, S22, S32, S42).
    [0052] Das Ausführungsbeispiel nach Figur 7 schließt einige aus der DE-PS 33 30 841 bekannte Schaltungsvarianten ein, die vorteil haft sind, wenn sowohl hohe Unterdrückung von Rauschanteilen, Thermo- und Kontakt-Spannungseinflüssen sowie von Nulldriften der Operationsverstärker erwartet werden. Dies sind zum eineni die Kaskadierung der Normalspannung mit Widerständen Rg und Rf als Verstimmungskompensationswiderstände und zum anderen eine getaktete Umpolung der Speisespannung über einen Polumschalter S10. Weiterhin ist die zusätzliche Verwendung eines nur sehr gering ausgesteuerten Operationsverstärkers V0 mit einer Beschaltung mit Widerständen RV1, RV2 vorgesehen, der eine hohe Gleichtaktunterdrückung und Potentialtrennung trotz erdsymmetrischer Speisung US ermöglicht.
    [0053] Zweckmäßig an dieser Schaltung ist, daß jegliche im Hinblick auf denkbare Halbleiterintegrationen problematischen phasenselektiven Gleichrichtungen, analogen Tiefpässe und vorzeichenselektiven Spannungs-Frequenz-Umformer überflüssig werden und deren Aufgaben voll von einer fehlerfrei arbeitenden Digitalelektronik (Mikroprozessor) übernommen werden können, wie sie heute schon in Ein-Chip-Technik in vielen Ausführungsversionen zur Verfügung steht.
    [0054] Die Schaltungsvariante nach Figur 7 enthält darüber hinaus noch eine effektive Möglichkeit, etwaige Nulldriften des Operationsverstärkers V0 zu unterdrücken, die dieser aus den unterschiedlichen Korrekturwerten nach Größe und Vorzeichen erkennt und die er bei gleichen Meßgrößen in aufeinanderfolgenden, aber mit, umgepolten Vorzeichen versorgten Zeitteilerperioden gewinnt. Hier kann dann vorzeichenabhängig über Schalter S8 bzw. S11 und einen Widerstand R02 ein Kondensator C0 geladen werden, der über einen Widerstand R01 einen Driftkompensationsstrom i0 an den Operationsverstärker V0 führt.
    [0055] Eine solche Stabilisierung des Arbeitspunktes kann sowohl für Integrationszwecke als auch für den Bau sehr hochauflösender Analog-Digital-Umsetzer nach dem vorgestellten Prinzip vorteilhaft sein. Aus den Signaldiagrammen der Figur 8, die im wesentlichen mit den vorhergehend beschriebenen Signaldiagrammen übereinstimmen, läßt sich zusätzlich noch erkennen, daß es möglich ist, die bisher zeitkritische Umpolung der Versorgungsspannung jetzt problemlos in Zeiten zu legen, in denen keine Zeitteilerintegration stattfindet.
    [0056] 12 Patentansprüche 8 Figuren
    权利要求:
    ClaimsPatentansprüche
    1. Verfahren zur Auswertung einer analogen elektrischen Meßgröße, bei dem - eine nach dem Zeitteilerprinzip arbeitende Analog-Digital- Umsetzung angewandt wird, d a d ur c h g e k e n n z e i c h n e t , daß - die Analog-Digital-Umsetzung zweischrittig erfolgt,
    - wobei. in einem ersten Schritt ein analoges Regelabweichungssignal (ΔUi) gebildet wird, das der mittleren Abweichung zwischen Ist- und Sollwert des Zeitteilerverhältnisses (α1) während einer ersten Zeitteilertaktperiode (T1) entspricht, und in einem zweiten Schritt das Regelabweichungssignal (ΔUi) zur Korrektur des Zeitteilertaktverhältnisses (α2) in der nachfolgenden Zeitteilerperiode (T2) herangezogen wird.
    2. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß - das analoge Regelabweichungssignal durch bestimmte Integration der Istsignale der Meßgröße (Um) und der Vergleichsgröße (UN) über die erste Zeitteilertaktperiode (T) gebildet wird.
    3. Verfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß
    - das analoge Regelabweichungssignal (ΔUi) in ein digitales Regelabweichungssignal (m) umgesetzt wird und daß
    - das Zeitteilertaktverhältnis (α2) der nachfolgenden Zeitteilerperiode (T2) gleich
    ist, wobei
    - n1 einen numerischen Wert entsprechend dem ersten Zeitabschnitt (t0) der ersten Zeitteilerperiode (T1), - n2 den numerischen Wert entsprechend dem ersten Zeitabschnitt (t1) der nachfolgenden Zeitteilerperiode (T2), - m1 den numerischen Wert des Regelabweichungssignals (ΔUi) der ersten Zeitteilerperiode (T1) und - N einen numerischen Wert entsprechend der Länge der Zeitteilerperiode (T) darstellt.
    4. Verfahren nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , daß - die bestimmte Integration in den Zeitteilerperioden (T) mit Hilfe eines Miller-Integrators wie bei der Aufwärtsrampe nach dem Dual-Slope-Verfahren durchgeführt wird und daß
    - die Bildung des digitalen Regelabweichungssignals (m) durch zählende Abintegration des analogen Regelabweichungssignals (ΔUi) mit dem gleichen Miller-Integrator wie bei der Abwärtsrampe des Dual-Slope-Verfahrens während der Abweichungsverschlüsselungsperiode (AV) durchgeführt wird.
    5. Verfahren nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß
    - die Abwärtsintegration kaskadiert erfolgt.
    6. Anordnung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche mit - einem integrierenden Operationsverstärker (V1), an dessen
    Eingängen über Schalter (S1, S2), im Zeitteilertaktverhältnis (α) gesteuert, die eine Meßgröße (Meßspannung (Um)) über die volle Zeitteilertaktperiode (T) und die Vergleichsgröße (Normalspannung (UN)) nur für einen Zeitabschnitt (t ≤ T) anliegen, d a d u r c h g e k e n n z e i c h n e t , daß
    - an einem der Eingänge des Operationsverstärkers (V1) eine Kompensationsgröße (-UK, + UK) über Schalter (S3, S4) anschaltbar ist, die zur Abintegration der während der Abweichungsverschlüsselungsperiode (AV) am Ausgang des Operationsverstärkers (V1) anstehenden analogen Regelabweichung (ΔUi) dient, und daß
    - eine Steuer- und Zähleinheit (SZ) vorhanden ist, in der die Zeittakte während der bestimmten Integration in der Zeitteilerperiode (T) und während der Abintegration in der Abweichungsverschlüsselungsperiode (AV) gezählt werden und die die Schalter (S1, S2, S3, S4) zur Durchschaltung der Meß- und Vergleichsgrößen sowie der Kompensationsgrößen (Um , UN, +UK, -Uκ) betätigt.
    7. Anordnung nach Anspruch 6, d a d u r c h g e k e n n z e i c h n e t , daß
    - die Steuer- und Zähleinheit (SZ) einen Mikroprozessor (μP) aufweist, der Taktimpulse (Ic) von einem Taktgenerator (CL) erhält und mit einem setzbaren Zähler (Z) und einer Anzeigeeinheit (MA) verbunden ist.
    8. Anordnung nach Anspruch 6 oder 7, d a d u r c h g e k e n n z e i c h n e t , daß
    - in aufeinanderfolgenden Zeitteilerperioden (Tv und Tv+1) der Integrator (Verstärker V1) jeweils mit umgekehrter Polung betrieben
    - und die bei der bestimmten Integration gewonnenen analogen Regelabweichungssignale (ΔUiv) bzw. deren zugehörigen Digitalwerte (mv) jeweils auch mit umgekehrtem Vorzeichen zur Korrektur des Teilerverhältnisses (αv+1 bzw. αv+2) herangezogen werden.
    9. Anordnung nach einem der Ansprüche 6 bis 8, d a d u r c h g e k e n n z e i c h n e t , daß - der Mikroprozessor (μP) einen digitalen Tiefpaß enthält zur digitalen Ausfilterung von dynamischen Störkomponenten, Nulldriften und Rauschanteilen der nach jeder Zeitteilerperiode (T) anfallenden Meßwerte.
    10. Anordnung nach einem der Ansprüche 6 bis 9,
    - bei der ein Meßgroßenaufnehmer zur Erzeugung der elektrischen Meßgröße aus ohmschen Fühlerwiderständen in einer Brückenschaltung (A) aufgebaut ist und die Verstimmungsgröße durch Zuschalten eines Verstimmungswiderstandes (RV) in einen Brükkenzweig erfolgt und bei der - der Meßgrößenaufnehmer und der Verstimmungswiderstand (Ry) über einen von der Steuer- und Zähleinheit (SZ) gesteuerten Polύmschalter (S10) aus einer Gleichstrom- oder Gleichspahnungsquelle (US) gespeist sind, d a d u r c h g e k e n n z e i c h n e t , daß - die Steuer- und Zähleinheit (SZ) den Polumschalter (S10) steuert und daß
    - die angelieferten Abweichungsdigitalsignale im Mikroprozessor (μP) entsprechend der alternierenden Polung mit synchron wechselndem Vorzeichen bewertet sind.
    11. Anwendung des Verfahrens nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß
    - Vorzeichen und Betrag einer Nulldrift vom Mikroprozessor aus dem Vergleich einer größeren Anzahl aufeinanderfolgender Abweichungskorrekturwerte als Mittelwert errechnet und über einen Digital-Analog-Umsetzer, z. B. am Eingang des Integrationsverstärkers, zur Aufschaltung einer Nulldriftkompensation genutzt werden.
    12. Anwendung des Verfahrens nach Anspruch 1 bis Anspruch 4 oder der Anordnung nach Anspruch 5 bis Anspruch 8,
    - bei der die Meßgröße in einer elektromechanischen Waage erzeugt wird, bei der durch Gewichtsbelastung eine Verstimmung von in Brückenschaltung (A) angeordneten Dehnungsmeßstreifen erzeugt wird und
    - das anzuzeigende Gewicht aus dem Zeitteilertaktverhältnis (α) abgeleitet wird.
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